Bonjour
horloge qui 'plafonne' à 2,5V + incertitude du simulateur à 0,127ms au moment du passage au niveau 'haut' .....
- comment est générée l'Horloge clk ?
- câblage de R3 (résistance dont une extrémité est prise comme point test pour le signal clk) ?
Qu'est-ce qui empêche un bon niveau haut de clk ? (plus de 3,3V pour la famille HC) ?
