Test, sei andato a scovare il Topic nel quale sollevavo la questione del duty cycle, ottobre 2012 
erano i primi passi nella progettazione del frequenzimetro e mi ponevo appunto il problema che l'uscita dei divisori mi presentava un segnale con DC al 20%. In questa discussione uscì come risultato che non vi era alcuna influenza. Invece poi, qualche mese fa, verso la fine del lavoro, mi accorsi a mie spese che non era così, peraltro ne ebbi la prova andando a leggere il data-sheet del micro che invece sosteneva chiaramente l'indispensabilità di avere un DC del 50% per arrivare a leggere la sua massima frequenza e che il discostamento da tale valore corrispondeva esattamente alla diminuzione percentuale della frequenza massima. P.es. il mega328P dovrebbe arrivare ipoteticamente, se non ricordo male, a leggere 8 MHz se il segnale ha un DC del 50%; se il DC è invece del 40% o del 60% (quindi ±10%) la frequenza massima scende a circa 7,2 MHz, e così via. Tant'è che nella penultima versione dello stadio TTL/CMOS non riuscivo a raggiungere i 30 MHz; poi studiando il ds del divisore trovai il modo di portare il DC a circa 50% e sono arrivato a leggere 50 MHz, non di più in quanto entrano in ballo moltissimi fattori "di disturbo" come la frequenza massima di lavoro di squadratore e divisori, la somma dei propagation delay e dei transition time, tutti elementi che rallentano il percorso dei segnali e quindi diminuiscono la frequenza massima operativa.